Verilog - タイミング制御

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タイミング制御

#や@を使ってタイミング制御ができる。すなわち、処理の実行を遅らせる機能である。

#<定数式>の後の期間、処理をおくらせる。

#を使ったタイミング制御の例

  initial begin
    #10 ...(処理)
    #10 ...(処理)
  end
  
  always #(STEP / 2) 
    CLK = ~CLK;

@<イベント式>のイベントが発生するまで、処理を遅らせる事ができる。

@でのタイミング制御の例

always@ (posedge CLK) begin
  ...
end


initial begin
  //リセットの立下りまで待つ
  @(negedge RST)
  ...(処理)
end

wait文

wait<式>は、レベルセンシティブで、式が真であればすぐに実行し、偽であれば待つ。

waitでのタイミング制御の例

wait(~busy);    //busyが0になるまで待つ