/////////////////////////////////////////////////////////////////////////////////
//TESTBENCH
//  テストベンチ
/////////////////////////////////////////////////////////////////////////////////
module TESTBENCH;

reg [3:0] INA;
reg CLK;
wire [3:0] XOUT;

// １周期1000ユニットに設定
parameter STEP = 10;

// クロックの定義
always #(STEP/2) CLK = ~CLK;

DFF4 DFF4(CLK, INA, XOUT);

initial begin
   $dumpfile("test.vcd");
   $dumpvars(0, TESTBENCH);
   $monitor ("%t: INA = %b, XOUT = %b", $time, INA, XOUT);
          CLK = 0;
          INA = 0;
   #STEP  INA = 1;
   #STEP  INA = 2;
   #STEP  INA = 5;
   #STEP  INA = 4'hF;
   #STEP  INA = 4'hF;
   #STEP;
   $finish;
end

endmodule




////////////////////////////////////////////////////////////////////////////////
//親モジュール
////////////////////////////////////////////////////////////////////////////////
module DFF4(CLK, INA, XOUT);
input CLK;
input [3:0] INA;
output [3:0] XOUT;

//順番に接続
DFF DFF_0(CLK, INA[0], XOUT[0]);
DFF DFF_1(CLK, INA[1], XOUT[1]);

//名前による接続
DFF DFF_2(
.CLK(CLK), 
.INA(INA[2]),
.XOUT(XOUT[2])
);

DFF DFF_3(
.CLK(CLK), 
.INA(INA[3]),
.XOUT(XOUT[])
);


endmodule


///////////////////////////////////////////////////////////////////////////////
//下位モジュール
///////////////////////////////////////////////////////////////////////////////
module DFF(CLK, INA, XOUT);
input CLK;
input INA;
output XOUT;
reg XOUT;

always@(posedge CLK)
begin
  XOUT <= INA;
end

endmodule