Verilog - コンパイラ指示子

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コンパイラ指示子とは?

シミュレーション実行前に、様々な処理を行う。コンパイラ指示子は、バッククォートで(`)始まる。コンパイラ指示子の式の後ろにはセミコロンは不要。

`define

テキストを置換する。

(書式) `define 置換後の文字列置換前の文字列

`defineの例

`define MYMODULE TESTBENCH.MODULEA
$monitor("%h", MYMODULE.INA);
//上記の式は以下と同等
$monitor("%h", TESTBENCH.MODULEA.INA);

`include

指定したファイルを読み込み、その位置に展開する

(書式)`include "ファイル名"

`includeの例

`include "test_task"

`timescale

シミュレーションの単位を設定する。

(書式) `timescale 1ユニットの時間/丸めの精度

時間の単位は、fs, ps, ns, us, ms, sが利用でき、丸めの精度は1,10,100が利用できる。

単位の設定時に以下の条件式を成り立たせる必要がある。

1ユニットの実時間 >= 丸め精度

`timescaleの例

`timescale 100ps/100ps //1ユニットを100psにし、丸め精度を100psにする