Verilog - 階層アクセス

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階層アクセス

あるモジュールから、そのモジュール内で生成したインスタンスにアクセスすることができる。テストベンチ内で必ず検査対象のモジュールのインスタンスを生成するので、その検査対象のモジュール内の信号をテストベンチ側からアクセスする事ができる。

(書式) インスタンス名.信号名;の宣言

インスタンスは、複数の階層である場合は「.」でつなげてアクセスする。

階層アクセスの例

//テストベンチ
module testbench;

インスタンスの生成
TEST TEST(...);

テストベンチ側からは、
TEST.信号名;
TEST.TEST2.信号名;
とアクセスする

endmodule


//TESTモジュール
module TEST(...);
  //テスト内でサブモジュール生成
  TEST2 TEST2(...);
endmodule;